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Apple O M5 Pro, o Max e o Ultra poderiam abandonar a tão alardeada arquitetura de memória unificada para designs divididos de CPU e GPU fabricados no TSMC N3E

Apple pode adotar uma nova abordagem para o design de SoC com a geração M5. (Fonte da imagem: AI generated via Grok 2)
Apple pode adotar uma nova abordagem para o design de SoC com a geração M5. (Fonte da imagem: AI generated via Grok 2)
Apple a TSMC, Inc. poderia estar dando um upgrade de nível de servidor à sua próxima série de chips M5, de acordo com o analista Ming-chi Kuo. Kuo espera que os SoCs M5 mais avançados, como o M5 Pro, o M5 Max e o M5 Ultra, empreguem o empacotamento SoIC-mH 2,5D da TSMC com designs separados de CPU e GPU que não usam a arquitetura de memória unificada.

Apple só recentemente anunciou o novo MacBook Pro 14 e MacBook Pro 16 com o M4 Pro e M4 Max Mas já estamos sabendo o que pode estar reservado para a linha M5 no próximo ano.

Essas informações são fornecidas pelo conhecido analista da cadeia de suprimentos Ming-chi Kuo, que previu alguns desenvolvimentos no X com relação à próxima série de chips M5 da Apple.

De acordo com Kuo, a série M5, composta pelo M5 básico, M5 Pro, M5 Max e M5 Ultra, será fabricada no nó N3P da TSMC, que foi prototipado há alguns meses. Tanto a série M4 usada nos Macs mais recentes quanto a série A18 / A18 Pro usadas no iPhone 16 são fabricados no processo N3E da TSMC, que por sua vez é uma revisão do processo N3B que o A17 Pro foi fabricado.

Kuo espera que a série M5 entre em produção no 1º semestre de 2025 e no 2º semestre de 2025, com o M5 Ultra começando em 2026.

O analista também diz que os chips M5 Pro, Max e Ultra empregarão uma embalagem TSMC 2,5D de nível de servidor chamada System on integrated chips-molding Horizontal (SoIC-mH). O SoIC-mH permite que a Apple separe os designs de CPU e GPU, melhorando o rendimento e a temperatura.

O SoIC é basicamente a versão da TSMC do empilhamento 3D e da colagem híbrida de wafer. A vantagem da ligação híbrida de wafer é que ela permite conexões ultra-densas e ultra-curtas entre dois wafers. O SoIC-X é uma variante da tecnologia usada atualmente no V-cache 3D da AMD.

É interessante notar que Kuo menciona a SoIC-mH como tecnologia 2,5D, o que pode significar que as pilhas 3D são coladas horizontalmente por meio de embalagens CoWoS ou InFO. Enquanto o SoIC-X é bumplesso SoIC-P é um empacotamento com saliências que permite que um wafter N3 seja empilhado em cima de um chip N4 ou superior em uma orientação face a face (F2B).

Outro aspecto intrigante é o design separado da CPU e da GPU. Se for verdade, isso significa essencialmente que o M5 não usará uma arquitetura de memória unificada (UMA) compartilhada entre a CPU e a GPU. A UMA tem sido uma marca registrada do silício Apple e é uma das principais razões por trás de seu desempenho e eficiência energética. O argumento corolário seria, então, se esse novo design dividido realmente se traduz em ganhos de desempenho no mundo real sem o consequente aumento do TDP.

Dito isso, esse design dividido pode ajudar a melhorar a inferência de IA. Assim, é provável que o Private Cloud Compute (PCC) do Apple seja o maior beneficiado com os designs M5 de ponta.

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Vaidyanathan Subramaniam, 2024-12-30 (Update: 2024-12-30)